porosi_bg

produkteve

Qarqet e integruara me çip të integruar të IC-së me logjikë të re origjinale XC18V04VQG44C me vend FPGA Fusha e programueshme e portës së programueshme

Përshkrim i shkurtër:


Detajet e produktit

Etiketat e produktit

Atributet e produktit

LLOJI PËRSHKRIM
Kategoria Qarqet e integruara (IC)

Kujtesa

Proms konfigurimi për FPGA-të

Mfr AMD Xilinx
Seria -
Paketa Tabaka
Statusi i produktit I vjetëruar
Lloji i programueshëm Në Sistemi i Programueshëm
Madhësia e kujtesës 4 Mb
Tensioni – Furnizimi 3V ~ 3.6V
Temperatura e funksionimit 0°C ~ 70°C
Lloji i montimit Montimi sipërfaqësor
Paketa/Kase 44-TQFP
Paketa e pajisjes së furnizuesit 44-VQFP (10×10)
Numri i produktit bazë XC18V04

Dokumentet & Media

LLOJI I BURIMEVE LIDHJE
Fletët e të dhënave Seria XC18V00
Informacione Mjedisore Xiliinx RoHS Cert

Xilinx REACH211 Cert

Vjetërimi i PCN-së/ EOL Pajisjet e shumta 01/qershor/2015

Mult Device EOL Rev3 9/maj/2016

Fundi i Jetës 10/JAN/2022

Ndryshimi i statusit të pjesës PCN Pjesët e riaktivizuara më 25/prill/2016
Fleta e të dhënave HTML Seria XC18V00

Klasifikimet e Mjedisit dhe Eksportit

ATRIBUTE PËRSHKRIM
Statusi RoHS Në përputhje me ROHS3
Niveli i ndjeshmërisë ndaj lagështirës (MSL) 3 (168 orë)
Statusi REACH REACH I pandikuar
ECCN 3A991B1B1
HTSUS 8542.32.0071

Burime Shtesë

ATRIBUTE PËRSHKRIM
Paketa standarde 160

Xilinx Memory – Proms konfigurimi për FPGA

Xilinx prezanton serinë XC18V00 të PROM-ve të konfigurimit të programueshëm në sistem (Figura 1).Pajisjet në këtë familje 3.3V përfshijnë një PROM 4 megabit, 2 megabit, 1 megabit dhe 512 kilobitësh që ofrojnë një metodë të lehtë për t'u përdorur dhe me kosto efektive për riprogramimin dhe ruajtjen e bitstreams të konfigurimit Xilinx FPGA.

Kur FPGA është në modalitetin Master Serial, ai gjeneron një orë konfigurimi që drejton PROM.Një kohë e shkurtër aksesi pasi CE dhe OE janë aktivizuar, të dhënat disponohen në pinin PROM DATA (D0) që është i lidhur me pinin FPGA DIN.Të dhënat e reja ofrohen një kohë të shkurtër aksesi pas çdo ngritjeje të skajit të orës.FPGA gjeneron numrin e duhur të impulseve të orës për të përfunduar konfigurimin.Kur FPGA është në modalitetin Slave Serial, PROM dhe FPGA klockohen nga një orë e jashtme.

Kur FPGA është në modalitetin Master Select MAP, FPGA gjeneron një orë konfigurimi që drejton PROM.Kur FPGA është në modalitetin Slave Parallel ose Slave Select MAP, një oshilator i jashtëm gjeneron orën e konfigurimit që drejton PROM dhe FPGA.Pasi të aktivizohen CE dhe OE, të dhënat janë të disponueshme në kunjat DATA të PROM (D0-D7).Të dhënat e reja ofrohen një kohë të shkurtër aksesi pas çdo ngritjeje të skajit të orës.Të dhënat futen në FPGA në skajin vijues në rritje të CCLK.Një oshilator me funksionim të lirë mund të përdoret në modalitetet Slave Parallel ose Slave Select MAP.

Disa pajisje mund të kaskadohen duke përdorur daljen CEO për të drejtuar hyrjen CE të pajisjes vijuese.Hyrjet e orës dhe daljet e të dhënave të të gjitha PROM-ve në këtë zinxhir janë të ndërlidhura.Të gjitha pajisjet janë të pajtueshme dhe mund të kaskadohen me anëtarët e tjerë të familjes ose me familjen XC17V00 të programueshme një herë në seri PROM.


  • E mëparshme:
  • Tjetër:

  • Shkruani mesazhin tuaj këtu dhe na dërgoni